纳米技术前景佳业者不.容易

虽然半导体产业转型至16/14纳米鳍式场效电晶体(FinFET)制程的过程艰困且昂贵，包括制造时间、测试技术、封装技术等等都是挑战。不过，FinFET有利于高容量专用积体电路(ASIC)与系统单芯片(SoC)发展，业者不畏挑战相继投入研发。

据Semiconductor Engineering站报导，FinFET提供更多电晶体与最佳化产出空间，可于芯片上部署更多存储器、线路、处理器，此外，漏电流受到良好控制，因此散热佳、速度快。

新思科技(Synopsys)一项调查指出，目前已有多达200件FinFET设计定案(tape out)。而鳍式三闸极技术费时近20年，才真正达到有效控制电流，防止装置关闭后电池持续漏电。

然而，16/14纳米的微影(lithography)技术、自动化(Electronic Design Automation；EDA)、芯片处理技术尚未成熟。16/14纳米制程下极紫外光(EUV)微影技术的延宕时间、动态动力密度增加、以及矽芯片上的元件增加，都增添不少芯片制造成本。

高通(Qualcomm)工程部副总裁Karim Arabi指出，28纳米以下制程难以将成本压低至符合经济效益，10纳米制程技术或许有些机会，但仍需创新EDA技术与结构革新研发才能达成。

FinFET制程节点的主要考量之一，在于芯片上元件大幅增加，而研究人员得找出新的技术工具与方法，使所有元件成功相互沟通。研发人员需要 D模型来视觉化元件之间的互动、需要处理更多资料，资料探勘已成必然，而EDA供应商也需要随时升级技术工具。

现有双重曝光技术(double patterning)就已经产生庞大资料量，而等到进入新的制程节点，像是10纳米的三重或四重曝光、7纳米的八重曝光，就势必有愈来愈大的资料量要处理。

电晶体区块大小增加后，执行时间、性能、存储器等都会受影响。而芯片的运行速度、选项、周转时间(turnaround time)也相当重要，如果欲在成本考量下保有精确度与时间，则必须在中段或后段采新式技术。此外，因为电压低，变异性造成的影响也会变大。

而寄生元件参数撷取(parasitic extraction)也是一大问题，尤其影响到芯片制造时程、面积、以及效能。这主要是因为电路结构边界(corner)数量增加，尽管这些边界伴随晶圆制造流程的受限设计规则(Restrictive Design Rules；RDR)，规则不断增多使得确实追踪仍有相当难度，到了10纳米制程、甚至是7纳米制程状况会更严重。

这些问题到后矽测试(post-silicon testing)时才会浮现，但许多厂商却为节省时间成本而希望省略测试步骤。

Cypress Semiconductor资深设计工程处长Bo Gao表示，在消费市场，只要产品迟一个月推出就等于替产品宣告死刑，甚至可能损失整年收益。而公司产品成功的关键，在于把握制程每一道步骤，即使只是10分钟的执行时间，从芯片上面的数百道执行程序与多重步骤来看，累积起来也是个可观数字。

工具与设备制造商仍在观望芯片业者是否会一脚踏入FinFET领域，还是会继续留在28纳米制程技术、使用全空乏绝缘上覆矽(Fully Depleted Silicon On Insulator；FD-SOI)，或是走入其他制程领域。

由于FinFET不适合采用类比设计，未来趋势很可能是结合多种芯片处理技术的封装，不论是2.5D、 D、或其他结构皆然。而这不但牵涉到EDA工具，也攸关IP结构以及如何透过IP执行与分析。28纳米与16/14纳米制程愈趋复杂后，致使芯片更大、更贵、也更慢。

柜组里很多同事都是外地人 英特尔(Intel)、益华电脑(Cadence)、安谋(ARM)、明导国际(Mentor Graphics)等公司都正准备转型走向堆叠芯片(Stack Die)技术，益华电脑甚至已推动系统级封装(SiP)数十年。许多IP与封装产业厂商都跃跃欲试，因为此技术一旦成熟，将带来全新市场机会。

专家分析，16/14纳米后的发展趋势很可能是10纳米制程，台积电已开始投入10纳米制程技术研发。不过，10纳米制程的未来发展如何仍是未知数，还得先看16/14纳米制程发展状况而定。 60 ：寄生元件参数撷取在电子设计自动化中，寄生元件参数撷取(parasitic extraction)是寄生效应于设计装置及所需的电子电路的有线介面两者之间的计算，包含：详细设备参数、寄生电容、寄生电阻、寄生电感(parasitic inductances) (通常称作寄生器件、寄生元件或简称作parasitics)。

寄生元件参数撷取的主要目的是创建该电路的精确的模拟模型，详细的类比以仿效精确的数据并模拟电路回应。数据电路回应常常用于填充信号延迟和装载计算数据库，比如：定时数据分析、电路仿真和信号完整性分析。模拟电路通常以详细的测试平台上运行，以表明是否额外寄生撷取仍将允许设计的电路运作。

早期的(integrated circuits)的布线影响是可以忽略不计，并且电线不被认为是该电路的电子元件。然而在互联的0.5微米技术节点的电阻和电容的下方开始对电路性能形成显著的冲击，互联的收缩过程技术电感的影响也变得很重要。互连寄生效应主要包括：信号延迟、信号噪音、IR下降(电压的电阻成分)。

在产业合作上，201 年台积电曾与新思科技(Synopsys)合作，就设计工具进行16纳米FinFET V1.0版验证，合作内容包含元件模型模拟(device modeling)和寄生元件参数撷取。